手冊(cè)簡介

Verilog HDL（簡稱 Verilog ）是一種硬件描述語言，用于數(shù)字電路的系統(tǒng)設(shè)計(jì)?？蓪?duì)算法級(jí)、門級(jí)、開關(guān)級(jí)等多種抽象設(shè)計(jì)層次進(jìn)行建模。 Verilog 繼承了 C 語言的多種操作符和結(jié)構(gòu)，與另一種硬件描述語言 VHDL 相比，語法不是很嚴(yán)格，代碼更加簡潔，更容易上手。 Verilog 不僅定義了語法，還對(duì)語法結(jié)構(gòu)都定義了清晰的仿真語義。因此，Verilog 編寫的數(shù)字模型就能夠使用 Verilog 仿真器進(jìn)行驗(yàn)證。

手冊(cè)說明

Verilog 繼承了 C 語言的多種操作符和結(jié)構(gòu)，與另一種硬件描述語言 VHDL 相比，語法不是很嚴(yán)格，代碼更加簡潔，更容易上手。

Verilog 不僅定義了語法，還對(duì)語法結(jié)構(gòu)都定義了清晰的仿真語義。因此，Verilog 編寫的數(shù)字模型就能夠使用 Verilog 仿真器進(jìn)行驗(yàn)證。


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