手冊簡介
Verilog HDL（簡稱 Verilog ）是一種硬件描述語言，用于數(shù)字電路的系統(tǒng)設(shè)計?？蓪λ惴?、門級、開關(guān)級等多種抽象設(shè)計層次進(jìn)行建模。 Verilog 繼承了 C 語言的多種操作符和結(jié)構(gòu)，與另一種硬件描述語言 VHDL 相比，語法不是很嚴(yán)格，代碼更加簡潔，更容易上手。 Verilog 不僅定義了語法，還對語法結(jié)構(gòu)都定義了清晰的仿真語義。因此，Verilog 編寫的數(shù)字模型就能夠使用 Verilog 仿真器進(jìn)行驗(yàn)證。
手冊說明
Verilog 繼承了 C 語言的多種操作符和結(jié)構(gòu)，與另一種硬件描述語言 VHDL 相比，語法不是很嚴(yán)格，代碼更加簡潔，更容易上手。
Verilog 不僅定義了語法，還對語法結(jié)構(gòu)都定義了清晰的仿真語義。因此，Verilog 編寫的數(shù)字模型就能夠使用 Verilog 仿真器進(jìn)行驗(yàn)證。
更新記錄
-
Verilog 語句塊 02-28 10:08
-
Verilog 數(shù)值轉(zhuǎn)換 05-19 11:22
-
Verilog DDS設(shè)計 05-19 11:22
-
Verilog 模塊與端口 05-19 09:28
-
Verilog FFT設(shè)計 05-18 11:19
-
Verilog CIC濾波器設(shè)計 05-18 11:13
-
Verilog 串行FIR濾波器設(shè)計 05-18 10:50
-
Verilog 并行FIR濾波器設(shè)計 05-18 10:47
-
Verilog 除法器設(shè)計 05-18 10:36
-
Verilog 流水線 05-18 10:23
